存算一体芯片中的符号位加法器电路设计

艾 力
杭州智芯科微电子科技有限公司 310000

摘要

摘要：本文基于TSMC22N工艺设计了一种符号位加法器电路，应用于存算一体芯片中。该加法器电路为4bit加法器树，其输入为多个4bit二进制数，输出为所有输入进行二进制相加的结果。本设计将4bit加法器树拆分成一个单bit和一个3bit加法器树，利用单bit树可进行符号位处理，利用3bit树进行无符号位的运算，并将这两个树的结果送到累加器进行移位累加和符号位处理，输出最终的乘加运算结果。通过时分复用，该加法器电路实现了二进制有符号位的8bit乘加运算，并节省了芯片面积，仿真结果也验证了功能正确。

关键词

关键词：符号位处理；加法器树；存算一体；累加器；

参考

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